EECS 251B, Spring 2022

Advanced Digital Circuits and Systems

EECS 251B 课程介绍与安排

课程背景与目标

  • 课程介绍：EECS 251B 是一门全新的高级数字电路与系统课程，首次开设，针对研究生、高年级本科生、博士生以及有兴趣构建复杂数字系统的学生。该课程是 EECS 151 和 EECS 251A 的后续课程，旨在深入理解复杂系统的构建原理及其实际工作方式。
  • 课程目标：本课程旨在教授如何构建片上系统（SoC），包括如何在有限的功耗条件下实现系统的最大性能，以及设计复杂系统的原则。

授课安排

  • 上课形式：课程开始将通过 Zoom 进行授课，计划在疫情状况好转后两周内恢复线下授课。
  • 授课团队：
    • 主讲教师：Bor Nikolich（将在 Cory Courtyard 办公），Vladimir Stanovich，Sophia Sha
    • 助教：Eric Anderson（负责课程网站管理，并提供办公时间）

课程内容与教学方法

  • 课程结构：
    • 课程将探讨构建复杂系统的方式以及为什么采用特定的方法，分为讲座和实验两部分。
    • 讲座部分：重点讲授设计复杂系统的原则，如何优化系统性能并控制功耗。
    • 实验部分：通过使用商用工具指导学生进行系统设计。
  • 阅读材料：课程将有多项阅读作业，以补充实验和讲座内容，涵盖从边缘计算到数据中心的广泛应用领域。
  • 技术展望：课程将关注未来十年的技术发展趋势，并通过定性和定量的方式分析设计中的权衡。
  • 论文讨论：将通过研读论文，探讨实现技术的关键点及其在不同场景下的应用。

其他说明

  • 办公时间与联系方式：教师将通过 Zoom 和面对面的方式提供办公时间，并将在必要时调整办公地点以适应天气等条件变化。助教 Eric 将负责课程网站的维护，并提供办公时间以解答学生问题。

EECS 251B 课程详细内容与对比

课程对比与目标

  • 课程性质对比：
    • EECS 251A：作为前导课程，EECS 251A 是一门紧凑且目标明确的课程，主要任务是设计并实现一个 RISC 处理器内核。课程严格按照既定的设计规则和工具链进行，14周内快速推进，给予学生很少的探索空间，重点在于执行和实现。
    • EECS 251B：相比之下，EECS 251B 更加灵活，旨在探索技术的可能性和局限性，并探讨未来几年内可实现的新技术。课程强调理解设计空间中的权衡，如功耗与性能之间的取舍，并提供学生自主探索和设计的机会。

核心课程内容

  • 技术分析与实践：课程将着重讲解半导体设计中的先进技术及其应用背景。例如，95%的现代设计依赖标准单元库，但高性能和低功耗设计则取决于特定的高级技术。课程将帮助学生理解这些技术并学会在设计中合理应用。
  • 开源项目设计：本课程将让学生主导一个完全开放式的项目，围绕系统级芯片（SoC）的设计展开。学生将根据自身兴趣和技术趋势设计并实现一个SoC，课程将在这一过程中提供指导和支持。
  • 技术现状与展望：课程将讨论当前的技术进展、历史演变以及未来的发展方向。学生将学习如何在技术飞速发展的背景下进行设计，并预判未来可能的技术演进。

2023

Focus Areas

在本课程中，关注的重点领域涵盖了系统级芯片（SoC）设计和相关技术的多个关键方面。这些重点领域包括：

  • SoC系统与组件：研究SoC设计中的各个组件及其在系统中的作用。这一部分将深入探讨SoC的架构、处理器、存储器以及输入/输出模块等核心部分的设计与集成。

  • 当前的技术问题：分析当前在SoCS设计与制造过程中面临的主要技术挑战，例如工艺缩放、信号完整性问题、散热管理和制造不确定性等。

  • 工艺变异：探讨在芯片制造过程中，由于工艺上的细微差别而导致的性能差异。这部分将深入研究如何应对工艺变化，确保SoC在不同制造批次中的一致性与可靠性。

  • 稳健设计：介绍如何设计出对工艺变化、温度波动、噪声等外部因素具有鲁棒性（即稳定性）的SoC系统。这一部分强调可靠性与容错设计的重要性。

  • 存储器：详细讨论SoC系统中的存储器设计，包括SRAM、DRAM及其他类型存储器的架构、性能优化和功耗管理。

  • 能效：探索如何在保证性能的前提下，最大限度地提高SoC的能源效率。这一部分内容将结合低功耗设计策略和能耗优化技术。

  • 电源管理：研究SoC中的电源管理技术，包括电压调节、时钟分配、动态电压和频率调整（DVFS）等，以优化系统的整体能耗表现。

Class Topics

课程内容分为多个模块，每个模块都围绕SoC设计的不同方面展开，涵盖从基础知识到高级设计策略的全方位学习：

  • 模块1：基础知识（SoC设计模板、语言，1.5周）：介绍SoC设计的基本概念和框架，学习常用的设计语言和工具。这一模块为后续学习打下坚实的基础。

  • 模块2：系统互连（1.5周）：重点讨论SoC中各个组件之间的互连技术，了解总线架构、网络结构及其在性能与功耗上的影响。

  • 模块3：模型（从器件到门电路、逻辑与系统，2周）：深入研究SoC设计中的各种建模方法，从物理层的器件建模到逻辑层的门电路及系统建模。

  • 模块4：性能优化设计（1.5周）：学习如何设计高性能的SoC系统，探讨关键的性能优化技术和策略，如管道化设计、并行计算和时钟优化等。

  • 模块5：存储器（SRAM、可变性、扩展选项，2.5周）：详细分析SoC中的存储器设计，包括SRAM的架构、可变性问题以及存储器扩展选项。

  • 模块6：节能设计（3周）：探讨节能设计策略，学习如何在SoC设计中实现低功耗目标，包括静态和动态功耗管理技术。

  • 模块7：时钟与电源分配（1周）：研究SoC中的时钟与电源分配问题，理解如何通过优化时钟树和电源网格来提高系统的稳定性与能效。

  • 项目展示，期末考试（1周）：课程最后，学生将展示他们的项目成果，并进行期末考试以检验对整个课程内容的理解与掌握。

深入探讨的专题

  • 工艺变化与参数化良率：讨论工艺变化对设计的影响，尤其是大批量产品中的参数化良率。学生将学习如何通过设计提升产品的鲁棒性，以适应工艺变化。
  • 存储器架构设计：探讨如何在SoC的背景下进行存储器的架构设计，以及如何设计存储电路以应对工艺变化的挑战。
  • 能效优化与功率管理：课程将大量篇幅用于探讨能效优化技术，并研究如何在功耗限制下最大化系统性能。

课程语言与工具

  • Chisel与SystemVerilog：课程将引入Chisel编程语言，特别是其在研究中的应用。此外，将涵盖SystemVerilog中的关键特性，尤其是与验证相关的部分，帮助学生在工业界中应对复杂的验证任务。

未来技术展望

  • 技术展望：课程将讨论FinFET及其后继技术，如量子计算的可能性和挑战。通过这些讨论，学生将了解当前技术瓶颈以及未来技术可能的发展方向。

  • 抽象层与系统级建模：课程将讨论从标准单元（Standard Cells）到抽象层次的演进，并最终涵盖系统级建模（System-Level Modeling）。特别是，课程将深入探讨设计性能相关的内容，例如在时序设计中使用锁存器（latch）与触发器（flip-flop）的区别与应用，这是在EECS 151和EECS 251A中仅简单提及的内容。

  • SRAM设计：课程将花费约两周时间专注于SRAM设计，可能还会邀请客座讲师进行讲解。考虑到现代硅片的半导体面积中有很大部分是由各种类型的内存组成，了解如何有效地设计并验证这些内存显得尤为重要。

  • 能效与时钟/电源分配：课程的一个主要模块将集中于能效优化，并将其与时钟和电源分配（Clock and Power Distribution）联系起来。学生将学习如何在功耗限制下最大化系统性能。

评估与项目安排

  • 期末考试与测验：课程将在最后一周进行期末考试，并计划设置大约四次测验来巩固学生对材料的理解。这些测验将帮助学生在没有期中考试的情况下保持学习进度，避免在期末考试前的临时抱佛脚。

  • 设计项目：课程的一个重要组成部分是一个为期三分之二学期的设计项目，占据了总成绩的很大比例。学生将选择一个自主项目，并基于最新的研究论文进行设计验证。项目将包括选题、文献综述、设计与验证几个阶段，最终在课程的最后一周进行演示。

参考书籍与文献

  • 主要参考书籍：
    • 课程没有指定的教科书，因为大多数出版物在发布时已经过时。课程将参考一些有用的资源，例如:
    • 《VLSI设计方法论》（VLSI Design Methodology）作者 Tom Dillinger。这本书将作为部分内容的参考，尤其是在设计时序方面。
    • 其他资源：虽然 Chandra Bill 和 Fox 的《高性能微处理器设计》（Design of Hyper-Performance Microprocessors）曾是该课程的理想配套书籍，但由于其出版已超过20年，许多内容已不再适用。尽管如此，课程仍将参考其中关于时序设计的部分内容。
    • EECS 151 使用的参考书：课程中提到的其他书籍也可以作为参考。
  • 在线资源：
    • 课程网站将提供相关背景材料，并链接到 IEEE Xplore 等资源。学生需要通过校园 VPN 或图书馆代理访问这些资源，以确保能够访问必要的文献和实验资源。

  • 阅读量与要求：课程包含大量阅读材料，每节课指定的阅读内容会限制在一到两篇论文内，但这些论文通常非常密集，每句话都包含重要信息。学生应尽量在上课前完成阅读。期望学生在完成项目时深入研读相关领域的文献。

  • 期刊与会议：
    • 主要参考期刊与会议包括《固态电路期刊》（Journal of Solid-State Circuits, JSSC）、《国际固态电路会议》（International Solid-State Circuits Conference, ISSCC）、《VLSI技术与电路研讨会》（Symposium on VLSI Technology and Circuits, VLSI），以及其他相关资源。

设计项目

  • 项目团队：建议学生以两人一组的形式完成项目，避免单人项目。如果团队人数为三人，则项目规模应相应扩大。对于同时修读290c和252课程的学生，可以探索跨课程的大型项目。

  • 项目选题：学生可以自由选择项目主题，建议选择与系统级芯片（SoC）设计相关的内容，如存储器、电源管理、时钟分配或SoC组件设计。项目应与实验一中的SoC设计模板相关联，可以是一个小模块，也可以是一个核心组件。

  • 工具与设计套件：项目将使用7纳米的ASAP 7模型库及其相关设计套件，这也是EECS 251A课程中使用的资源。Cadence和Synopsys工具将在课程的教学服务器上提供，学生还将使用Berkeley开源工具集进行设计工作。实验将包括Chipyard和Hammer工具的使用，学生将在这些实验中深入了解这些抽象工具与商业设计工具的接口。

互动与课程安排

  • 互动课程：课程将尽量保持互动性质，避免仅依赖录制课程。建议学生尽量参加现场课程，以获得更好的学习体验。

  • 实验与作业：除了阅读和项目外，课程还会布置大约五个实验和相关作业。这些实验将涉及设计方法学的实际应用，旨在巩固学生的知识并帮助他们在研究中应用所学技能。

  • 录音与资源：录音将在课程网站上发布，学生可以通过访问网站获取课件和教学资源。讲师将上传带有注释的幻灯片，提供更详细的课堂信息。

课程相关问题

  • 课程大纲与资格考试：EECS 251B 将取代 241b 作为预备资格考试（Prelim）的课程要求。因此，参加 EECS 251B 的学生可以将该课程作为他们的资格考试内容之一。
  • 合作项目：对于合作项目，如果一方未注册相关课程（如 290），则无法将该项目作为两门课程的联合项目。此外，由于 290 涉及专有技术，因此在 EECS 251B 中的合作项目应避免使用这些专有内容。

课程阅读与资料

  • 指定阅读：课程的阅读材料将主要来自最新的研究论文和技术报告。例如，Rabai 的《Introduction》第一章和 Gordon Moore 在 2003 年 ISSCC 的主旨演讲等。这些材料尽管年代久远，但仍然具有重要的现实意义。
  • 推荐阅读：除指定阅读外，课程还会推荐一些其他相关的文献供感兴趣的学生阅读，例如 Edmonson 撰写的关于物理技术如何影响架构的历史视角文章。

设计目标与技术探讨

  • 高性能与能效设计：课程将深入探讨高性能处理器核心和能效处理器核心的设计差异，并分析这些设计决策背后的原因。尽管不深入讨论 GPU 设计，但可能会邀请相关领域的专家进行客座讲座。
  • 重点设计模块：课程的重点将放在时钟设计、内存设计和电源管理等方面，特别是如何构建和优化这些模块以实现更高效的系统设计。现代处理器中内存阵列占据了很大一部分芯片面积，理解这些阵列的设计和优化对课程非常重要。

半导体行业现状与未来挑战

内存阵列设计与功耗管理

  • 内存阵列的占比：在现代处理器设计中，内存阵列占据了芯片面积的相当大一部分。例如，在Intel处理器中，超过50%的芯片面积由内存阵列组成。因此，课程将花费大量时间探讨如何设计这些内存阵列，以及如何在不同功耗条件下优化它们的性能。
  • 功耗管理挑战：在设计一个现代处理器时，如何在维持平均功耗仅为几瓦的情况下，允许处理器在峰值时功耗高达20瓦甚至更多，是当前设计中面临的一个巨大挑战。课程将深入探讨如何在小型计算设备中管理功耗，使其符合设计的功耗限制。

技术趋势与行业动态

  • 技术展望：课程将探讨半导体技术的未来发展方向，并回顾历史上的一些重要演讲，如台积电创始人张忠谋在2007年的演讲。他提到，半导体行业经历了快速增长，从最初的年增长率100%逐渐降至6%。这一变化反映了半导体行业逐渐成熟，并在全球经济中占据越来越大的比重。
  • 市场波动与增长：尽管增长率有所下降，半导体行业仍然经历了显著的波动。例如，从2018年到2019年，半导体行业经历了约10%的下滑，这是由于2017年的动态随机存取存储器（DRAM）短缺引发的价格上涨所致。课程将探讨这些市场波动的原因及其对设计师的影响。

行业挑战与未来

  • 市场供需：随着2020年到2021年期间的迅速增长，2022年的预测显示半导体销售额可能超过6500亿美元。然而，随着市场供需平衡的变化，预计未来几年内价格可能会下跌，市场将再次收缩。这些市场变化虽然对大多数设计师影响不大，但了解行业的整体趋势对于预测未来的发展方向至关重要。

摩尔定律的历史与现状

  • 摩尔定律的演变：摩尔定律最初由戈登·摩尔在1965年提出，他预测集成电路中可容纳的晶体管数量每12个月翻一番。后来，这一预测先被修正为18个月，再次修正为24个月。这一规律在1975年后长期成立，即每两年晶体管数量翻一番。然而，自2020年以来，晶体管数量的增长速度显著放缓，表明摩尔定律不再像以前那样有效。

  • 未来的趋势：尽管摩尔定律的速度放缓，但这并不意味着半导体行业的终结。虽然我们不会再看到晶体管数量的快速增加，但芯片上集成的功能和复杂性仍在提高。摩尔在其文章中提到的多芯片模块（Multi-Chip Modules，MCM）正成为一种重要趋势，即当单一芯片的空间用尽时，可以通过将功能分布到多个芯片上来继续增加复杂性。

成本与技术进步

  • 晶体管成本：摩尔定律的核心驱动力是晶体管成本的不断降低。目前，单个晶体管的成本已经达到十亿分之一美元，从成本角度来看，几乎可以认为每个晶体管都是免费的。尽管晶体管数量的增加速度放缓，但更复杂的功能集成和成本的降低仍将推动半导体行业的发展。

  • 替代技术的探索：随着传统CMOS技术接近物理极限，行业内对新材料和新器件的研究愈发重要。尽管量子计算、纳米技术和其他新兴技术已经提出了多年，但尚未大规模商用。摩尔定律的延续可能需要依赖于这些新技术的逐步成熟和商业化。

未来的挑战与应对

  • 技术变革与摩尔定律的替代：摩尔定律并非物理法则，而是一种观察和趋势预测。随着CMOS技术接近物理极限，行业内已提出了多种可能的替代技术，如FinFET和完全耗尽型SOI（FD-SOI）技术，这些技术已经在商业化中取得成功。

  • 制程节点的真实含义：传统上，制程节点（如130nm、65nm等）与晶体管的最小栅长（gate length）紧密相关。然而，为了提高处理器速度，技术开发者开始在某些节点上使用更短的栅长，而这与最小特征尺寸并不完全一致。例如，130nm技术可能使用70nm的栅长，而65nm技术则可能使用35nm的栅长。

  • 现代节点的演变：随着材料结构的变化，14nm及以下节点的栅长变得比标称的特征尺寸更长。例如，在16nm节点中，实际栅长约为19-20nm，而5nm节点中的栅长则约为15-16nm。这些节点名称更多地反映了整体集成密度而非实际物理尺寸。

  • 物理极限与新材料：尽管目前的CMOS技术还能继续扩展，但已经出现了显著的材料和结构变更，例如引入应变硅（strained silicon）。这些变化允许在更小的物理尺寸下实现更高的性能，但最终行业将需要转向新的材料和结构以突破当前的物理极限。

  • 技术创新的持续：在未来几年内，我们将继续看到技术创新，如多芯片模块（MCM）的普及和进一步的3D集成。同时，新材料和量子技术的探索将逐步进入主流，尽管大规模应用可能仍需要一段时间。

晶体管技术演变与设计挑战

晶体管结构的重大变化

  • 应变硅与高K金属栅：从65纳米节点开始，晶体管技术经历了一系列重大变革。首先，引入了应变硅（Strained Silicon），增强了电子迁移率，提高了晶体管的速度。随后在45纳米节点，进一步引入了高K金属栅（High-K Metal Gate）技术，这一变革显著减少了漏电流问题，并提升了晶体管的性能。

  • FinFET与FD-SOI的引入：在22纳米节点，Intel引入了FinFET（鳍式场效应晶体管）技术，STMicroelectronics在同一时期也推出了完全耗尽型绝缘硅（FD-SOI）技术。这些新技术通过改变晶体管的三维结构，实现了更高的集成度和更低的功耗。

多种晶体管类型与设计复杂性

  • 不同类型的晶体管：现代工艺节点提供了多种类型的晶体管，如高性能（HP）、标准性能（SP）和低功耗（LP）晶体管。每种类型在物理结构上都有所不同，例如不同的栅长、驱动电流和漏电流特性。这种多样化的选择增加了设计的复杂性，但也提供了更大的设计灵活性。

  • 抽象层次的稳定性：尽管晶体管结构发生了巨大变化，但由于设计抽象层次的稳固性，这些变化并未对整个设计流程产生破坏性影响。标准单元和模块化设计的应用使得设计方法得以适应新技术的变化，而无需从根本上重构整个设计流程。

技术节点与功耗性能的关系

  • 技术节点的真实含义：在当前的半导体工艺中，技术节点（如7nm、5nm）名称更多地反映了整体集成密度，而非实际物理尺寸。例如，尽管称为“5纳米”工艺，但其实际栅长可能在15-16纳米左右。这些命名反映了晶体管的整体性能和密度，而不仅仅是尺寸缩小的结果。

  • 功耗与性能的权衡：随着工艺节点的缩小，不同类型晶体管的功耗（泄漏功耗）和性能（频率）之间的关系变得更加复杂。设计师必须在极低功耗和高性能之间做出权衡，从而选择最适合特定应用的晶体管类型。

未来技术展望与成本挑战

  • 工艺技术对性能的贡献：根据Lisa Su在Hot Chips 2019演讲中的数据，工艺技术对性能提升的贡献约为40%。尽管这一比例在未来可能下降，但技术进步仍将是提升性能的重要因素。其他重要的因素包括热设计、芯片尺寸、微架构创新以及电源管理。

  • 成本的持续上升：随着技术节点的缩小，设计和制造的成本也在不断上升。这一趋势对于整个半导体行业来说是一个挑战，要求设计师在提升性能的同时，还需考虑如何在成本不断增加的环境下进行有效设计。

功耗与性能的权衡

  • 热设计与大尺寸芯片：设计人员逐渐适应了更高的工作温度，通过优化热设计（Thermal Design）和增大芯片尺寸来提高性能。此外，微架构的改进和电源管理也成为提升性能的重要手段。未来，这些因素仍将继续在设计中扮演重要角色。

  • 频率与并行处理：自2004年左右，由于漏电流和功耗的限制，处理器的频率提升趋于停滞。为应对这一挑战，行业转向并行处理，通过在同一芯片上集成多个处理器核来提高性能。然而，并行处理的效益也逐渐接近瓶颈，这促使设计转向领域专用化（Domain Specialization）。

成本的持续上升

  • 非经常性工程成本（NRE）：随着技术节点的缩小，开发新产品的成本显著上升。NRE成本几乎在每个新技术节点上翻倍，这对少数产品产生了巨大的影响。在课程中，我们将详细讨论哪些产品受到这些成本的影响，以及如何应对这些挑战。

  • 晶体管成本的变化：尽管技术节点在缩小，晶体管的成本却不像过去那样显著下降。以往，每一个新的节点都能降低晶体管的成本，使其便宜一半，但这一趋势在14nm和10nm技术中放缓。在5nm技术中，尽管使用了极紫外光刻（EUV），但晶体管的成本下降幅度仍然有限。

设计复杂性与芯片架构

  • 芯片组与异构集成：为了应对日益增长的复杂性，设计人员开始采用芯片组（Chiplets）和异构集成的方法，将多个不同功能模块集成在一起。这种方法既可以降低开发成本，又可以灵活应对不同的设计需求。

  • 晶体管的用途与效率：目前，大部分晶体管用于构建SRAM和缓存。然而，随着技术的进步，我们需要探索更有效的晶体管使用方式，以便最大化其在现代设计中的价值。

未来设计的主要挑战

  • 功耗限制：功耗早在2000年代初就成为一个限制因素，并终结了频率的持续增长。应对功耗和漏电问题仍然是设计中亟待解决的挑战，未来的设计需要在功耗和性能之间找到最佳平衡。

  • 稳健性与新技术的引入：虽然过去几年中已经解决了一些稳健性问题，但新技术的引入（如新的材料和结构）对设计提出了新的要求，设计人员需要开发新的解决方案来应对这些挑战。

  • 互连技术的局限性：随着技术节点的缩小，传统的互连技术无法像过去那样轻松扩展。未来，互连将成为限制性能提升的关键因素之一，需要在设计中给予特别关注。

课程展望与工具介绍

  • Chipyard工具的介绍：在接下来的课程中，我们将介绍研究工具Chipyard，它将作为SoC设计的模板。学生将通过实验学习如何使用Chipyard构建自己的SoC。

2023

Project Topic: Universal Chiplet Interconnect Express (UCIe) Interface

Open Chiplet: Platform on a Package

在该项目中，Universal Chiplet Interconnect Express (UCIe) 接口 是一个为芯片小块（Chiplet）之间通信设计的开放式接口标准，旨在通过高性能标准化的芯片到芯片接口实现多芯片异构集成。UCIe接口的主要特点包括：

  • 高性能：UCIe接口提供了超过20倍于封装外链路（例如PCIe）的性能，并且相较于传统方法，具有更高的带宽和更低的延迟。这使得UCIe成为下一代高性能计算和人工智能应用的理想选择。

  • 节能设计：由于其低功耗特性，UCIe接口能够在不显著增加功耗的情况下，支持大量的计算和数据处理任务，满足未来复杂计算需求。

  • 异构集成：UCIe支持多芯片小块的异构集成，允许不同工艺节点、不同制造商生产的芯片块在同一封装内协同工作。通过这种方式，可以优化性能和成本，同时利用各厂商的最优技术工艺。

  • 高级封装技术：项目强调了高级的2D、2.5D及3D封装技术的应用，这些技术为UCIe接口的实现提供了平台，促进了芯片之间高效的信号传输和功耗管理。

Universal Chiplet Interconnect Express (UCIe) Interface 详细构成

该接口结构展示了在封装内不同功能模块的排列与分布，包括处理器、存储器、I/O控制器以及加速器等核心模块：

  • 存储器和I/O控制器：通常采用上代工艺制造的模块，集成在封装中为系统提供数据存储和输入输出能力。

  • 处理器：采用最先进的工艺制造，提供高性能计算能力，是系统的核心计算单元。

  • 加速器：这些模块有些采用最先进的工艺，有些则是广泛应用的成熟工艺，专注于特定任务的加速处理，例如图形计算、人工智能推理等。

  • 模拟和光学模块：负责处理模拟信号和光信号，为系统提供额外的功能支持，如RF信号处理和光通信。

这些模块通过UCIe接口在同一封装内无缝互连，形成一个高度集成且功能强大的系统。

Advanced Packaging: Examples (b. Packaging Options: 2D and 2.5D)

项目进一步探讨了UCIe接口的封装选项，展示了标准封装、2D封装以及2.5D封装的不同实现方式：

  • 标准封装：在传统的封装方式下，各芯片块（Die）直接安装在封装基板（Package Substrate）上，并通过线路互连。

  • 2D封装：所有芯片块都平铺在同一基板上，通过硅桥（Silicon Bridge，例如EMIB）实现相互之间的互连。这种方式适合于芯片面积较大的系统，同时具备一定的带宽和信号完整性。

  • 2.5D封装：利用中介层（Interposer）实现更高密度的互连，同时支持更多的芯片块。这种封装方式提供了更好的性能和功耗管理，但也伴随着更高的制造复杂性和成本。

这些封装技术为UCIe接口的实现提供了灵活性，使得不同功能和工艺的芯片块能够在单一封装内高效集成，从而满足多样化的应用需求。

Project Topic: Universal Chiplet Interconnect Express (UCIe) Interface

a. Layering with UCIe

在该部分中，UCIe接口的分层结构被详细阐述，展示了从物理层到协议层的完整通信堆栈。UCIe接口通过这种分层设计，实现了不同芯片小块之间的高效通信和协作。以下是每一层的功能概述：

  • 物理层：这是最底层的通信层，负责实际信号传输。其主要任务包括链路训练（Link Training）、车道修复（Lane Repair）以及车道反转（Lane Reversal）等。这一层还负责信号的编码/解码（如串扰防护和消扰频技术）、侧带信号训练和传输、以及模拟前端处理和时钟转发（Clock Forwarding）。

  • Die-to-Die适配层：位于物理层之上，这一层的主要功能是将不同的物理信号适配为统一的接口标准，确保芯片小块之间的通信稳定性。其功能包括仲裁/多路复用（ARB/MUX）、循环冗余校验/重传机制（CRC/Retry）、链路状态管理（Link State Management）以及参数协商（Parameter Negotiation）。

  • 协议层：这是最高层，负责定义数据交换的规则和流程，确保各芯片块之间能够理解和处理传输的数据。此层通过识别并处理不同的协议，来协调高层次的数据传输需求与底层的物理实现之间的关系。

这种分层结构确保了UCIe接口在不同应用和工艺中的广泛适应性，能够支持复杂且多样化的系统集成需求。

项目要求与团队构成

在该项目中，学生将利用各种构建模块来实现UCIe接口的功能。这些模块包括：

  • 数字总线/协议适配器：用于连接和适配不同的数字通信协议，确保芯片间的数据交换顺畅。

  • 定制数字模块：如串行器/解串器（Serializer/Deserializer, SerDes）和高级时钟技术，用于优化数据传输速率和时序管理。

  • 混合信号模块：包括发射器/接收器前端，负责在模拟信号与数字信号之间进行转换，确保数据的完整性和传输效率。

项目团队通常由2名或以上成员组成，团队规模应与项目的复杂度成正比。学生可以选择与其他课程（如290C或252课程）合并，进行更大规模的项目。此外，关于项目的更多细节将在第二周提供。

使用工具

为支持UCIe接口项目的开发，学生可以使用以下工具和资源：

  • 7nm预测模型（ASAP7）：提供一个几乎完整的设计套件，帮助学生在先进工艺节点上进行设计。如果学生同时参加290C课程，也可以使用Intel 16工艺进行设计。

  • Cadence和Synopsys：这些工业级EDA工具可在教学服务器上使用，为芯片设计和验证提供强大的支持。

  • 伯克利开源工具与流程：包括Chipyard和Hammer等工具，这些开源资源为学生提供了灵活的设计流程和高度可定制的设计环境。

  • 其他开源模型：除了上述工具，学生还可以利用其他的开源模型和工具来完成设计任务。

这些工具和资源的结合，使得学生能够在项目中探索先进的芯片设计技术，充分发挥UCIe接口的潜力。